\ Časový plán

Časový plán
Plánovaný průběh dokončení práce:
prosinecpsaní diplomové práce
listopadATmega8 - 15 MHz
Mass Storage Device
listopadATtiny2313 - 18 MHz
Communication Device Class
Serial, Parallel
listopadATmega8 - 15 MHz
Communication Device Class
Serial, Parallel, SPI, I2C, PWM, ADC
listopadovladače Windows XP
říjenATtiny13 - 12 MHz
1 výstupní endpoint
synchronní sériový výstup (MOSI, SCK)
říjenATtiny13 - 19.5 MHz
1 vstupní endpoint
ADC vstupní endpoint
Vývoj prací:
15.5.2007Enumerace a její stateflow pro ATtiny13
30.4.2007Návrh stavového automatu USB řadiče, přepracování projektu USB pomocí EPROM paměti
18.4.2007Ovladače zařízení pro Windows XP
31.3.2007Minimalistický návrh řadiče pro ATtiny13
8.3.2007Kód přijímače pro takty 12MHz, 15MHz, 18MHz a 19,5MHz
28.2.2007Dokumentace k vývojové desce a k softwaru pro ATmega128
3.2.2007Rozbor technologie USB a AVR
3.11.2006Enumerace
19.10.2006Vysílací modul
18.10.2006Přijímací modul
16.10.2006RC oscilátor v ATtiny13
10.10.2006Analýza USB rozhraní
2.10.2006Začátek semestrální práce Implementace USB rozhraní AVR mikrokontrolérem
2006Bootloader pro ATmega 128
2006Testovací deska ATmega 128
2005USB pomocí ROM paměti, stateflow USB automatu
2003-2004Semestrální projekt na téma USB řadič v hradlovém poli Altera.